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• D 플립플롭, D flip-flop

  단자가 있고 클록 펄스가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 자리잡는 플립플롭. 일반적으로 입력 신호를 클록 펄스의 시간 간격만큼 지연시켜 출력으로 내는 데 사용된다. 표에 동기식 D 플립플롭의 입력값과 출력값의 관계를 표시한다. Qn+1은 n＋1번째의 클록 펄스에 의한 출력을 표시한다....